作为国产IC计划工业链中弗成或缺的一环，国产IP受权厂商的一直出现可能十分无效地晋升国产IC计划工业的团体技巧气力跟行业竞争力。在ICCAD 2024上，5家当先的国产IP受权企业先后表态，芯原微电子开创人、董事长兼总裁戴伟平易近，芯来科技开创人胡振波，锐成芯微CEO沈莉，奎芯科技结合开创人唐睿以及芯耀辉副总裁何瑞灵分辨带来对于国产IP受权营业开展的先容，为浩繁海内IC计划企业供给了开辟高机能IC计划的技巧底座。 本文援用地点：作为一家建立不到五年的IP领军企业，芯耀辉专一于进步半导体IP研发跟效劳，凭仗强盛的自立研发才能，胜利研发了基于国产全系列进步接口IP的处理计划，涵盖研发、受权、定制、效劳及全计划流程，公司供给的全栈式完全IP处理计划，笼罩了最前沿的协定尺度，是国度级专精特新“小伟人”企业。芯耀辉副总裁何瑞灵先容，公司的全套IP产物普遍利用于数据核心、智能汽车、高机能盘算、5G、物联网、人工智能、花费电子等范畴，是海内多数能供给合乎车规工艺的接口IP以及高机能盘算行业当先的企业级跟花费级高速接口IP的厂商。在片面性方面，芯耀辉不只供给高机能、低功耗、强兼容的高速接口IP，还配套供给基本IP跟把持器IP，辅助SoC客户从内到外晋升机能。 在国产进步工艺或许主流进步工艺，芯耀辉领有了全套接口IP、基本 IP，以及把持器IP的全套处理计划，涵盖了PCIe、SerDes、DDR、HBM、D2D、USB、MIPI、HDMI、SATA、SD/eMMC、Foundation IPs以及Interface IP Controllers等，笼罩以后最前沿的协定尺度，更主要的是芯耀辉的这些接口IP都经由了量产跟验证的磨练。谈到近来IP开辟的着重点，何瑞灵表现公司的研发着重于HBM3跟AI芯片内的高速接口方面，不只包含既有产物的演变另有新产物的定制开辟。芯耀辉的IP产物存在高机能跟低功耗的特色。比方，其DDR5/4 PHY IP在相干工艺上超出了全行业最高速度，同时具有优良的机能、功耗跟面积（PPA）指标。这种高机能与低功耗的均衡使得芯耀辉的IP产物在高机能盘算、数据核心、智能汽车等范畴存在明显上风。 跟着海内IC计划企业在进步工艺制程方面遭到限度，怎样助力海内芯片计划企业在制程不上风的基本上晋升芯片机能，或许摒弃技巧门路依附，已成为海内EDA跟IP企业面对的全新挑衅，尤其对芯耀辉如许的为高机能芯片供给高速IP的企业。何瑞灵表现芯耀辉这两年努力于IP翻新研发，正在逐渐适配、顺应并实验去处理这类成绩。芯耀辉以为抉择Chiplet架构以及用UCIe、进步封装是处理这些成绩的一种道路。何瑞灵以在较差工艺上实现更快DDR5速度作为案例，假如能够把DDR5的速度从4800晋升到6400，能够在低一级的工艺上实现能够接收的PPA（功耗、机能跟面积），这是补充工艺差的一种新思绪。这两年国产客户一个需要就是盼望IP协定能帮他们的产物处理在工艺跟封装方面无奈获得的PPA上风。 在Chiplet接口IP计划方面，芯耀辉计划的接口IP不只合乎UCIe跟CCITA等国际尺度，还针对特定利用场景停止了优化。比方，对算力重叠利用场景，芯耀辉采取了并行接口IP，以满意低耽误跟低误码率的请求；对异构集成利用场景，则采取了串行接口IP，以满意尺度化、兼容性、可移植性跟生态体系等请求。 芯耀辉供给的D2D处理计划涵盖了D2D接口IP计划、D2D封装计划跟D2D测试，在D2D接口IP计划方面，针对并行接口跟串行接口分辨采取了差别的计划战略。对并行接口，采取单端并口授输，应用2.5D封装情势，以满意低耽误、高能效、低误码率的请求。对串行接口，采取差分串口授输，应用2D substrate封装情势，以满意高带宽、较长距传输、较低封装本钱的请求。芯耀辉在D2D封装计划方面，供给了多种封装范例抉择，包含传统的2D无机基板、进步2.5D封装（RDL Fanout跟Silicon Interposer）及3D封装（Hybrid Bonding）。详细选用哪种封装范例，需综合斟酌IO数目、IO密度、数据率、本钱、庞杂度跟接口范例等要素。 在进步封装方面，作为UCIe同盟海内的第一批成员，何瑞灵先容芯耀辉现在供给的UCIe有两种状态，一种是基于进步封装的2.5D跟3D封装的，另一种是基于传统基板的。芯耀辉还针对进步封装的庞杂性，特殊是2.5D以及3D封装，为客户供给封装评价、计划以及供给链相干的全套封装处理计划。这些技巧效劳可能更好地辅助海内芯片计划企业疾速实现芯片计划跟各种IP集成，年夜幅下降高机能芯片计划门槛并缩减客户计划时光。 　　申明：新浪网独家稿件，未经受权制止转载。 -->